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AT45DB642
AC Waveforms
Two different timing diagrams are shown below. Waveform 1 shows the SCK/CLK signal
being low when CS makes a high-to-low transition, and Waveform 2 shows the SCK/CLK sig-
nal being high when CS makes a high-to-low transition. Both waveforms show valid timing
diagrams. The setup and hold times for the input signals (SI or I/O7-I/O0) are referenced to the
low-to-high transition on the SCK/CLK signal.
Waveform 1 shows timing that is also compatible with SPI Mode 0, and Waveform 2 shows
timing that is compatible with SPI Mode 3.
Waveform 1 –
Inactive Clock
Polarity Low and
CS
tCS
SPI Mode 0
tCSS
tWH
tWL
tCSH
SCK/CLK
tV
tHO
tDIS
SO or I/O7 - I/O0
(OUTPUT)
SI or I/O7 - I/O0
HIGH IMPEDANCE
tSU
VALID IN
tH
VALID OUT
HIGH IMPEDANCE
(INPUT)
Waveform 2 –
Inactive Clock
Polarity High and
CS
tCS
SPI Mode 3
tCSS
tWL
tWH
tCSH
SCK/CLK
tV
tHO
tDIS
SO or I/O7 - I/O0
(OUTPUT)
SI or I/O7 - I/O0
HIGH Z
tSU
VALID OUT
tH
VALID IN
HIGH IMPEDANCE
(INPUT)
17
1638F – DFLSH – 09/02
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